CMOS apilado en 3D lleva la ley de Moore a nuevas alturas

Quizás lo más El logro tecnológico de gran alcance en los últimos 50 años ha sido la marcha constante hacia transistores cada vez más pequeños, ajustándolos más estrechamente entre sí y reduciendo su consumo de energía. Y, sin embargo, desde que los dos comenzamos nuestras carreras en Intel hace más de 20 años, hemos estado escuchando las alarmas de que el descenso a lo infinitesimal estaba a punto de terminar. Sin embargo, año tras año, las nuevas y brillantes innovaciones continúan impulsando aún más la industria de los semiconductores.

A lo largo de este viaje, los ingenieros tuvimos que cambiar la arquitectura del transistor a medida que continuamos reduciendo el área y el consumo de energía mientras aumentamos el rendimiento. Los diseños de transistores «planares» que nos llevaron a través de la última mitad del siglo XX dieron paso a dispositivos 3D en forma de aleta en la primera mitad de la década de 2010. Ahora, estos también tienen una fecha de finalización a la vista, con una nueva estructura gate-all-around (GAA) que entrará en producción pronto. Pero tenemos que mirar aún más adelante porque nuestra capacidad para reducir incluso esta nueva arquitectura de transistores, que llamamos RibbonFET, tiene sus límites.

Entonces, ¿a dónde acudiremos para escalar en el futuro? Seguiremos mirando hacia la tercera dimensión. Hemos creado dispositivos experimentales que se apilan unos encima de otros, ofreciendo una lógica entre un 30 y un 50 por ciento más pequeña. Fundamentalmente, los dispositivos superior e inferior son de los dos tipos complementarios, NMOS y PMOS, que son la base de todos los circuitos lógicos de las últimas décadas. Creemos que este semiconductor de óxido de metal complementario (CMOS) apilado en 3D, o CFET (transistor de efecto de campo complementario), será la clave para extender la Ley de Moore en la próxima década.

La evolución del transistor

La innovación continua es un puntal esencial de la Ley de Moore, pero cada mejora viene con compensaciones. Para comprender estas compensaciones y cómo nos conducen inevitablemente hacia CMOS apilados en 3D, necesita un poco de experiencia en el funcionamiento de los transistores.

Cada transistor de efecto de campo de semiconductor de óxido de metal, o MOSFET, tiene el mismo conjunto de partes básicas: la pila de puertas, la región del canal, la fuente y el drenaje. La fuente y el drenaje están dopados químicamente para hacerlos ricos en electrones móviles (
norte-tipo) o deficiente en ellos (pags-escribe). La región del canal tiene el dopaje opuesto al de la fuente y el drenaje.

En la versión plana en uso en microprocesadores avanzados hasta 2011, la pila de puertas del MOSFET está situada justo encima de la región del canal y está diseñada para proyectar un campo eléctrico en la región del canal. Aplicar un voltaje lo suficientemente grande a la puerta (en relación con la fuente) crea una capa de portadores de carga móviles en la región del canal que permite que la corriente fluya entre la fuente y el drenaje.

A medida que redujimos la escala de los transistores planos clásicos, lo que los físicos de dispositivos llaman efectos de canal corto ocupó un lugar central. Básicamente, la distancia entre la fuente y el drenaje se hizo tan pequeña que la corriente se filtraba a través del canal cuando no se suponía que debía hacerlo, porque el electrodo de puerta luchaba por agotar el canal de portadores de carga. Para abordar esto, la industria se movió a una arquitectura de transistores completamente diferente llamada FinFET. Envolvió la compuerta alrededor del canal en tres lados para proporcionar un mejor control electrostático.

Intel presentó sus FinFET en 2011, en el nodo de 22 nanómetros, con el procesador Core de tercera generación, y la arquitectura del dispositivo ha sido el caballo de batalla de la Ley de Moore desde entonces. Con FinFET, podríamos operar a un voltaje más bajo y aún así tener menos fugas, reduciendo el consumo de energía en un 50 por ciento con el mismo nivel de rendimiento que la arquitectura plana de la generación anterior. Los FinFET también cambiaron más rápido, lo que aumentó el rendimiento en un 37 por ciento. Y debido a que la conducción ocurre en ambos lados verticales de la «aleta», el dispositivo puede conducir más corriente a través de un área determinada de silicio que un dispositivo plano, que solo conduce a lo largo de una superficie.

Sin embargo, perdimos algo al pasar a FinFET. En los dispositivos planos, el ancho de un transistor se definió mediante litografía y, por lo tanto, es un parámetro altamente flexible. Pero en los FinFET, el ancho del transistor se presenta en forma de incrementos discretos, agregando una aleta a la vez, una característica a la que a menudo se hace referencia como cuantificación de aletas. A pesar de lo flexible que puede ser el FinFET, la cuantificación de las aletas sigue siendo una restricción de diseño importante. Las reglas de diseño a su alrededor y el deseo de agregar más aletas para mejorar el rendimiento aumentan el área general de las celdas lógicas y complican la pila de interconexiones que convierten los transistores individuales en circuitos lógicos completos. También aumenta la capacitancia del transistor, lo que reduce parte de su velocidad de conmutación. Entonces, si bien FinFET nos ha servido bien como caballo de batalla de la industria, se necesita un enfoque nuevo y más refinado. Y es ese enfoque el que nos llevó a los transistores 3D que presentaremos pronto.

Un bloque azul atravesado por tres cintas recubiertas de oro sobre un bloque gris más grueso. En RibbonFET, la puerta envuelve la región del canal del transistor para mejorar el control de los portadores de carga. La nueva estructura también permite un mejor rendimiento y una optimización más refinada. emily cooper

Este avance, el RibbonFET, es nuestra primera nueva arquitectura de transistores desde el debut del FinFET hace 11 años. En él, la puerta rodea completamente el canal, proporcionando un control aún más estricto de los portadores de carga dentro de los canales que ahora están formados por cintas de silicio a escala nanométrica. Con estas nanocintas (también llamadas nanoláminas), podemos volver a variar el ancho de un transistor según sea necesario mediante litografía.

Con la restricción de cuantificación eliminada, podemos producir el ancho del tamaño adecuado para la aplicación. Eso nos permite equilibrar la potencia, el rendimiento y el costo. Además, con las cintas apiladas y operando en paralelo, el dispositivo puede impulsar más corriente, aumentando el rendimiento sin aumentar el área del dispositivo.

Vemos los RibbonFET como la mejor opción para un mayor rendimiento con una potencia razonable, y los presentaremos en 2024 junto con otras innovaciones, como PowerVia, nuestra versión de entrega de energía trasera, con el proceso de fabricación Intel 20A.

CMOS apilados

Una característica común de planar, Transistores FinFET y RibbonFET es que todos utilizan tecnología CMOS que, como se ha dicho, consiste en norte-tipo (NMOS) y pagsTransistores de tipo PMOS. La lógica CMOS se convirtió en la corriente principal en la década de 1980 porque consume mucha menos corriente que las tecnologías alternativas, en particular los circuitos solo NMOS. Menos corriente también condujo a mayores frecuencias operativas y mayores densidades de transistores.

Hasta la fecha, todas las tecnologías CMOS colocan el par de transistores estándar NMOS y PMOS uno al lado del otro. pero en un
fundamental en el Reunión internacional de dispositivos electrónicos de IEEE (IEDM) en 2019, presentamos el concepto de un transistor apilado en 3D que coloca el transistor NMOS encima del transistor PMOS. Al año siguiente, en IEDM 2020, presentamos el diseño del primer circuito lógico usando esta técnica 3D, un inversor. Combinado con las interconexiones apropiadas, el enfoque CMOS apilado en 3D reduce efectivamente el espacio del inversor a la mitad, duplicando la densidad del área y superando aún más los límites de la Ley de Moore.

Dos bloques azules apilados uno encima del otro.  Cada uno está atravesado por cintas recubiertas de oro.El CMOS apilado en 3D coloca un dispositivo PMOS encima de un dispositivo NMOS en el mismo espacio que ocuparía un solo RibbonFET. Las puertas NMOS y PMOS utilizan diferentes metales.emily cooper

Aprovechar los beneficios potenciales del apilamiento 3D significa resolver una serie de desafíos de integración de procesos, algunos de los cuales ampliarán los límites de la fabricación de CMOS.

Construimos el inversor CMOS apilado en 3D utilizando lo que se conoce como un proceso de autoalineación, en el que ambos transistores se construyen en un solo paso de fabricación. Esto significa construir ambos
norte-tipo y pags-escriba fuentes y drenajes por epitaxia (deposición de cristales) y agregue diferentes puertas de metal para los dos transistores. Al combinar los procesos fuente-drenaje y doble puerta de metal, podemos crear diferentes tipos conductores de nanocintas de silicio (pags-tipo y norte-type) para formar los pares de transistores CMOS apilados. También nos permite ajustar el voltaje de umbral del dispositivo, el voltaje al que un transistor comienza a cambiar, por separado para las nanocintas superior e inferior.

¿Cómo hacemos todo eso? La fabricación del CMOS 3D autoalineado comienza con una oblea de silicio. En esta oblea, depositamos capas repetidas de silicio y germanio de silicio, una estructura llamada superred. Luego usamos patrones litográficos para cortar partes de la superred y dejar una estructura en forma de aleta. El cristal de superred proporciona una fuerte estructura de apoyo para lo que viene después.

A continuación, depositamos un bloque de silicio policristalino “ficticio” encima de la parte de la superred donde irán las puertas del dispositivo, protegiéndolas del siguiente paso del procedimiento. Ese paso, llamado proceso de fuente/drenaje dual apilado verticalmente, hace crecer silicio dopado con fósforo en ambos extremos de las nanocintas superiores (el futuro dispositivo NMOS) mientras también cultiva germanio de silicio dopado con boro de manera selectiva en las nanocintas inferiores (el futuro dispositivo PMOS) . Después de esto, depositamos dieléctrico alrededor de las fuentes y drenajes para aislarlos eléctricamente entre sí. El último paso requiere que luego pulamos la oblea hasta que quede perfectamente plana.

Las columnas doradas están unidas por un polígono morado y uno verde.  Un rectángulo biseca al polígono.  Es rosa arriba y amarillo abajo.Una vista de canto del inversor apilado en 3D muestra lo complicadas que son sus conexiones. emily cooper

Los rectángulos azul, rosa y verde que representan diferentes partes de los transistores están dispuestos en un circuito más grande a la izquierda y la mitad del tamaño a la derecha.Al apilar NMOS sobre transistores PMOS, el apilamiento 3D duplica efectivamente la densidad de transistores CMOS por milímetro cuadrado, aunque la densidad real depende de la complejidad de la celda lógica involucrada. Las celdas del inversor se muestran desde arriba indicando las interconexiones de fuente y drenaje [red]interconexiones de puerta [blue]y conexiones verticales [green].

Finalmente, construimos la puerta. Primero, quitamos esa puerta ficticia que habíamos colocado antes, exponiendo las nanocintas de silicio. A continuación, grabamos solo el germanio de silicio, liberando una pila de nanocintas de silicio paralelas, que serán las regiones de canal de los transistores. Luego recubrimos las nanocintas por todos lados con una capa extremadamente delgada de un aislante que tiene una alta constante dieléctrica. Los canales de nanocintas son tan pequeños y están colocados de tal manera que no podemos doparlos químicamente de manera efectiva como lo haríamos con un transistor plano. En cambio, usamos una propiedad de las puertas de metal llamada función de trabajo para impartir el mismo efecto. Rodeamos las nanocintas inferiores con un metal para hacer un
pags-canal dopado y los superiores con otro para formar un norte-canal dopado. Por lo tanto, las pilas de puertas están terminadas y los dos transistores están completos.

El proceso puede parecer complejo, pero es mejor que la alternativa: una tecnología llamada CMOS secuencial apilado en 3D. Con ese método, los dispositivos NMOS y los dispositivos PMOS se construyen en obleas separadas, los dos se unen y la capa PMOS se transfiere a la oblea NMOS. En comparación, el proceso 3D autoalineado requiere menos pasos de fabricación y mantiene un control más estricto de los costos de fabricación, algo que demostramos en la investigación y que informamos en IEDM 2019.

Es importante destacar que el método de autoalineación también evita el problema de la desalineación que puede ocurrir cuando se unen dos obleas. Aún así, se está explorando el apilamiento 3D secuencial para facilitar la integración del silicio con materiales de canal que no son de silicio, como el germanio y los materiales semiconductores III-V. Estos enfoques y materiales pueden volverse relevantes a medida que buscamos integrar estrechamente la optoelectrónica y otras funciones en un solo chip.

Los bloques alargados de color naranja se conectan a varios bloques más estrechos de una variedad de colores. Hacer todas las conexiones necesarias al CMOS apilado en 3D es un desafío. Las conexiones de alimentación deberán realizarse desde debajo de la pila de dispositivos. En este diseño, el dispositivo NMOS [top] y dispositivo PMOS [bottom] tienen contactos de fuente/drenaje separados, pero ambos dispositivos tienen una puerta en común.emily cooper

El nuevo proceso CMOS autoalineado y el CMOS apilado en 3D que crea, funcionan bien y parecen tener un espacio sustancial para una mayor miniaturización. En esta etapa inicial, eso es muy alentador. Los dispositivos que tienen una longitud de puerta de 75 nm demostraron tanto la baja fuga que viene con una excelente escalabilidad del dispositivo como una alta corriente de estado. Otra señal prometedora: hemos creado obleas en las que la distancia más pequeña entre dos conjuntos de dispositivos apilados es de solo
55nm. Si bien los resultados de rendimiento del dispositivo que logramos no son registros en sí mismos, se comparan bien con los dispositivos de control individuales no apilados construidos en la misma oblea con el mismo procesamiento.

Paralelamente a la integración de procesos y el trabajo experimental, tenemos muchos estudios teóricos, de simulación y de diseño en curso que buscan proporcionar información sobre la mejor manera de utilizar 3D CMOS. A través de estos, hemos encontrado algunas de las consideraciones clave en el diseño de nuestros transistores. En particular, ahora sabemos que necesitamos optimizar el espacio vertical entre NMOS y PMOS; si es demasiado corto, aumentará la capacitancia parásita, y si es demasiado largo, aumentará la resistencia de las interconexiones entre los dos dispositivos. Cualquiera de los extremos da como resultado circuitos más lentos que consumen más energía.

Muchos estudios de diseño, como uno por
TEL Research Center America presentado en IEDM 2021, concéntrese en proporcionar todas las interconexiones necesarias en el espacio limitado del 3D CMOS y hacerlo sin aumentar significativamente el área de las celdas lógicas que componen. La investigación de TEL mostró que existen muchas oportunidades de innovación para encontrar las mejores opciones de interconexión. Esa investigación también destaca que los CMOS apilados en 3D deberán tener interconexiones tanto por encima como por debajo de los dispositivos. Este esquema, llamado rieles de energía enterrados, toma las interconexiones que brindan energía a las celdas lógicas pero no transportan datos y las elimina al silicio debajo de los transistores. La tecnología PowerVIA de Intel, que hace exactamente eso y cuya introducción está programada para 2024, desempeñará un papel clave para hacer que el CMOS apilado en 3D sea una realidad comercial.

El futuro de la ley de Moore

Con RibbonFET y 3D CMOS, tenemos un camino claro extender la Ley de Moore más allá de 2024. En un entrevista de 2005 en el que se le pidió que reflexionara sobre lo que se convirtió en su ley, Gordon Moore admitió estar “periódicamente asombrado de cómo somos capaces de progresar. Varias veces en el camino, pensé que habíamos llegado al final de la línea, las cosas disminuyen y nuestros ingenieros creativos encuentran formas de evitarlas”.

Con el cambio a FinFET, las optimizaciones resultantes y ahora el desarrollo de RibbonFET y, finalmente, CMOS apilados en 3D, respaldados por la miríada de mejoras de empaque a su alrededor, nos gustaría pensar que el Sr. Moore se sorprenderá una vez más.

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